egzamin mikro pytania

Blok rejestrów pomocniczych ARx procesora TMS32C50 służy do:

\+ Adresowania natychmiastowego wewnętrznej pamięci danych

\+Adresowania pośredniego wewnętrznej pamięci danych

\+Wspomagają Akumulator procesora w operacjach logicznych i stałoprzecinkowych operacjach arytmetycznych

Architektura ARM Cortex_M4 składa się z następujących bloków głównych:

\+Magistral systemowych

\+ Pamięci i układów peryferyjnych

\+AIC (kontroler przerwań wektorowych)

\+ Rdzenia procesora ARMv4DTMI

Makrodefinicja \*AT19C_PIOB_SODR = AT91C_PIO_PB23 wymaga:

\+ Definicji IO_SODR: #define AT91C_PIOB_SODR ((AT91_REG\*) 0xFFFFF600)

\+ Definicji bitu: #define AT91C_PIO_PB23 ((unsigned int) 1 << 23)

\+ Definicji wskaźnika: typedef unsigned int AT91_REG

Startup układu SAM7 (początek pracy), zawiera:

\+ Oprogramowanie (konfiguracja) układów peryferyjnych procesora, np. zegar, RST, watchdog itp.

\+ Oprogramowanie wektora resetu oraz wektorów przerwań - (dla nieużywanych przerwań umieszczenie pustych funkcji)

\+Konfiguracja pamięci (SRAM, przemapowanie pamięci FLASH, wyczyszczenie pamięci)

\+ Alokacja miejsca na stosy oraz inicjalizacja wskaźników stosów dla wszystkich trybów pracy procesora.

\
Wszystkie odpowiedzi poprawne

Cechy sterownika przerwań dla rodziny AT91SAM7:

a. Przerwania mogą zostać wykorzystane do wyprowadzenia procesora ze stanu uśpienia(idle mode)

b. Przerwania o numerach 2-31 (PID2-PID31) mogą zostać dołączone do urządzeń peryferyjnych (użytkownika) lub portów I/O.

c. Przerwanie o numerze 0 (FIQ) jest zawsze przerwaniem typu FIQ.

d. Sterownik przerwań wykorzystuje zegar systemowy. Zegar doprowadzany jest poprzez moduł PMC (wymaga włączenia).

Cechy portu diagnostycznego DBGU (DeBuG Unit):

b. Sygnalizacja popełnionego błędu TXD lub RXD.

c. Analiza poprawności odebranych ramek.

d. Asynchroniczna transmisja danych zgodna ze standardem RS232: 8 bitów danych, jeden bit stopu, jeden bit potwierdzenia ACK.

Przebiegi czasowe na rysunku dotyczą:

Odczytu pamięci statycznej SRAM

Do urządzeń systemowych w AT91SAM7 zaliczamy:

a. Sterownik przerwań AIC (Advanced Interrupt Controller)

b. Sterownik DMA (Direct Memory Access)

d. Timery PIT (Periodic Interval Timer), TRTT (Real-Time Timer) oraz WDT (Watchdog Timer)

e. Sterownik pamięci MC (Memory Controller) - Poprawne.

Procesor z rodziny ARM

a. Posiada równoległą mnożarkę 32x32 oraz rejestr skalujący umożliwiający wykonywanie operacji z akumulacją - Poprawne.

c. Posiada kilka rejestrów statusowych SPSR (Saved Program Status Register)

e. Posiada 4-bajtową (32-bitową) magistralę adresową

Przestrzeń adresowa przyporządkowana portom z rodziny SAM7

a. Znajduje się w górnej przestrzeni adresowej układu SAM7, od adresu 0x1000000 do której mamy dostęp bezpośredni

c. Znajduje się w dolnej przestrzeni adresowej zarezerwowanej dla urządzeń systemowych

Procesory sygnałowe posiadają kilka cech (niespotykanych w innych procesorach), zapewniających wysoką wydajność:

a. Posiada osiem rejestrów pomocniczych z dedykowaną jednostką arytmetyczną do adresowania pośredniego.

b. Posiada zestaw instrukcji z równoległymi operacjami matematycznymi oraz sprawną realizacją pętli licznikowych

d. Równoległe mnożenie z akumulacją, wykonywane w jednym cyklu pozwalające na realizację różnych operacji, np. splotu

Procedura przerwania od timera PIT-void PIt_Interrupt():

void PIT_interrupt()

{

if(PIT_SR_PITS)

{

…

PIT_PIVR;

}

AIC_EOICR;

}

\

b. Wymaga sprawdzenia, czy przerwanie pochodzi od timera PIT

c. Przekazuje informację o zakończeniu obsługi przerwania po sprawdzeniu flag od innych urządzeń systemowych

Ścieżka danych procesora VILW danych odpowiada za wykonywanie faktycznych obliczeń. Na przykładzie procesora DSP ścieżka danych zawiera:

a. Pamięć wbudowaną o organizacji macierzowej, akumulator i ALU

c. Akumulator, rejestr skalujący, mnożarkę równoległą oraz pamięć wbudowaną

Wektor przerwań to:

a. Tablica zawierająca adresy źródeł przerwań sprzętowych oraz programowych

Rejestry selektorów procesora i486 służą do:

a. Wskazywania deskryptora z adresem bazowym w trybie chronionym

Sterownik przerwań AIC układu SAM7

a. Może wyprowadzić procesor ze stanu uśpienia (idle mode)

b. Obsługuje zgłoszenia żądania przerwania od wewnętrznych układów peryferyjnych generując sygnał IRQ lub FIQ dla jednostki CPU (ARM7)

Dostęp do urządzeń zewnętrznych uzyskujemy poprzez rejestry specjalne. Który tryb dotyczy dostępu z wykorzystaniem adresu bazowego:

b. Adres bazowy jest adresem fizycznym początku przestrzeni adresowej układów we/wy:

**pPioSodrRegister = (uint32_t*)0xF0000000; *pPioSodrRegister = (1 << 23);**

c. Adresem bazowym jest adres fizyczny rejestru w górnej części przestrzeni adresowej zarezerwowanej dla układów we/wy:

**pPioSodrRegister = (uint32_t*)0xFFFF630; *pPioSodrRegister = (1 << 23);**

d. Adres bazowy jest adresem fizycznym pierwszego rejestru specjalnego umieszczonego w przestrzeni adresowej zarezerwowanej dla danego układu we/wy:

**#define AT91C_BASE_PIOB ((AT91PS_PIO) 0xFFFF600) AT91_BASE_PIOA->PIO_SODR = 0xFF;**

\

Praca i486 w trybie chronionym:

a. Procesor posiada mechanizmy ochrony pamięci oraz dostępu do urządzeń we/wy

b. Występuje mechanizm stronicowania pamięci bazujący na adresie liniowym powstałym w procesie segmentacji pamięci

Przedstawione na rysunku przebiegi czasowe:

a. “puste“ cykle oczekiwania (NOP) związane są z szybkością pamięci

b. cykl zapisu do pamięci dynamicznej

d. Po dwóch cyklach od zainicjowania odczytu pamięć wystawia dane na magistralę danych

Jednostka centralna procesora DSP TMS320C50 składa się;

b. Równoległej jednostki logicznej (PLU)

c. Równoległej mnożarki arytmetycznej 32-bitowej

d. Rejestrów pomocniczych odwzorowanych w wewnętrznej pamięci RAM

System przerwań mikrokontrolera ATmega32

Przerwania programowe: linie INT0, INT1 mogą być wyzwalane zboczem narastającym, zboczem opadającym, poziomem 0 oraz zmianą sygnału na przeciwny.

Mikrokontrolery rodziny AVR zbudowany jest w oparciu o model pamięci:

Równoległy (Harvard)

Obsługa timerów w mikrokontrolerach AVR. Sygnalizacja zdarzeń:

Timer Overflow (przepełnienie timera). Ustawienie tego bitu informuje, że timer osiągnął wartość maksymalną i zostanie wyzerowany w następnym cyklu zegarowym. Przepełnienie sygnalizowane jest przy pomocy bitu TOVx w rejestrze TIFR.

Metody synchronizacji potoku w procesorach CISC polegają na:

Stosowania dodatkowych szyn obejściowych spełniających rolę bufora danych

Instrukcja sterująca if (\~PIND & _BV(4)){...}; realizuje zadanie:

Testuj i zeruj bit 4

Cykl rozkazowy procesora jest ciągiem czynności wykonawcy przez CPU w celu wykonania jednej instrukcji przez procesor. Cykl rozkazowy procesora CISC na przykładzie x86 składa się:

Faza FETCH - pobranie instrukcji, w której wystawiany jest adres z PC do pamięci (CODE) przez bufor MBR

Procesory CISC charakteryzują się Architektura RISC

Duża liczba rozkazów prostych oraz niewielka złożonych

Architektura RISC cechuję się:

Prostym trybem adresowania pamięci - uproszczone odwołania do pamięci: tryby load i write

Co to jest akumulator i jaką pełni funkcje w strukturze mikroprocesora. Daj przykład wykorzystania A w operacji arytmetycznych na przykładzie mikrokontrolera 80C51

Akumulator wykorzystywany jest w operacjach arytmetyczno-logicznych w oparciu o zasoby CPU i pamięci wbudowanej. ADDC A,R1 - instrukcja dodaje zawartość A i zawartość R1 używając wskaźnika przeniesienia i umieszcza rezultat w A.

Jednostka obliczeń zmiennoprzecinkowych to

FPU

Mikrooperacja to:

Elementarna czynność układu sekwencyjnego, którą układ ten może zrealizować bez potrzeby rozkładania na czynności prostsze.

Procesor i486 zbudowany jest w oparciu o model pamięci:

Szeregowy (Von Neumann)

Jaki będzie wynik operacji odejmowania dwóch liczb heksadecymalnych : #003Bh - 0010h?

2Ah

Jakie podstawowe funkcje pełni rejestr flagowy

Rejestr flagowy zawiera flagi kontrolne i flagi sterujące pracą procesora określające tryb pracy oraz efekt wykonywania operacji przez procesor

Jakie podstawowe funkcje pełni rejestr PC

W zależności od modelu procesora w rejestrze tym przechowywany jest adres aktualnie wykonywanej lub następnej instrukcji

Na czym polega zasada odejmowania i dodawania w kodzie uzupełnienia do 2. Odejmowanie dwóch liczb dodatnich (A-B) o jednakowej podstawie można realizować przez dodanie do odjemnej p-tego uzupełnienia odjemnika, przy czym:

Jeżeli wystąpi przeniesienie z pozycji najbardziej znaczącej, to należy go odrzucić

Prezentowany algorytm dotyczy:

Algorytm mnożenia akumulacyjnego w naturalnym systemie dwójkowym

Praca i486 w trybie rzeczywisty:

Pamięć podzielona jest na stałej długości segmenty po 64k; segmenty mogą na siebie zachodzić; fizyczna komórka pamięci może posiadać różne adresy logiczne.

Cechą/ funkcją rejestru rozkazu jest:

Jest wskaźnikiem do pamięci programu wskazujący kolejny rozkaz do wykonywania

Liczba 10011001100 zapisana w postaci heksadecymalnej ma postać

4CC

Prezentowany algorytm dotyczy

Algorytmem operacji mnożenia arytmetycznego z akumulacją z normalizacją

Prezentowany na rysunku procesor:

to procesor RISC zbudowany w architekturze równoległej (Harvard)

Kod BCD stosujemy do reprezentacji liczb:

W których cyfry dziesiętne są przedstawiane w kodzie dwójkowym

Dodatkowe cechy wyniku operacji wykonywanej przez jednostkę arytmetyczno - logiczną ALU:

Rejestr flagowy

Struktura pamięci - AVR na przykładzie układu ATmega 16:

Pamięć programu posiada organizację 8Kx16, adresowana jest przez 13-bitowy licznik rozkazów

Jednostka centralna CPU mikrokontrolera ATmega32 to:

Procesor RISC zbudowany w architekturze równoległej (zmodyfikowany Harvard)

Przerwanie od linii INTO wyzwalanej zboczem opadającym wymaga konfiguracji:

tmp = MCUCR; tmp |= 1 << ISC00; tmp |= 1 << ISC01; MCUCR = tmp; GICR |= 1 << INT0

Mikrokontroler AT91SAM7 z rdzeniem ARM7 to:

procesor RISC zbudowany w architekturze szeregowej (von Neumann)

Blok rejestrów pomocniczych ARx procesora TMS32C50 służy do:

Adresowania pośredniego wewnętrznej pamięci danych

Przedstawiony model pamięci dotyczy:

mikrokontrolery ARM Cortex-M4

Procesory sygnałowe posiadają kilka cech (niespotykanych w innych procesorach), zapewniających wysoką wydajność:

równoległe mnożenie z akumulacją, wykonywane w jednym cyklu pozwalające na realizację różnych operacji, np.: splotu

Przedstawione na rys. przebiegi czasowe:

Cykl zapisu do pamięci dynamicznej

Przerwania maskowalne sprzętowe są zgłaszane przez układy wewnętrzne mikrokontrolera do systemu przerwań. Przerwaniami maskowalnymi nie są:

Reset systemu, dzielenie przez zero, błędny kod rozkazu

Ścieżka danych procesora VLIW danych odpowiada za wykonywanie faktycznych obliczeń. Na przykładzie procesora DSP ścieżka danych zawiera:

ACC, rejestr skalujący, mnożarkę równoległą oraz pamięć wbudowaną

Jednostka centralna ARM 7:

Podwójny bufor magistrali adresowej umożliwiający schemat dostępu do pamięci Read-Modify-Write

Wektor przerwań to:

tablica zawierająca adresy źródeł przerwań sprzętowych oraz programowych

WAR (write after read) - INSTR:

Antidependence

Sytuacja gdy dochodzi do konfliktu w czasie dostępu do lokalizacji operandu. Dwie instrukcje zostaną wykonywane kolejno po sobie i obie odwołują się do konkretnej lokalizacji w pamięci lub rejestru operandu:

Data hazards

Jednostka centralna procesowa DSP TMS320C50 składa się – wskaż __**niepoprawną**__ odpowiedź:

Bloku rejestrów ogólnego przeznaczenia AX, BX, CX, DX

System przerwań procesora DSP posiada następujące cechy:

Nie obsługuje przerwań zanurzonych..

Prawo Amdahl’s mówi o:

wzrost wydajności zależy od szybszego trybu pracy i ograniczony jest czasem…

Cykl rozkazowy procesora jest ciągiem czynności wykonywany przez CPU w celu wykonywania jednej instrukcji przez procesor. Cykł rozkazowy procesora CISC na przykładzie x86 składa się:

Faza EXECUTE wykonanie operacji arytmetycznej lub logicznej...

Blok rejestrów pomocniczych Arx procesora TMS32C50 służy do

Adresowania pośredniego wewnętrznej pamięci danych

Mikrokontroler AT91SAM7 z rdzeniem ARM7 to:

procesor RISC zbudowany w architekturze szeregowej (Von Neumann)

Rdzeń ARM7 posiada podobnie jak procesor DSP przesuwnik bitowy, który realizuje-wskaż __**błędną**__ odpowiedź:

Służy do skalowania obu argumentów w rozkazach arytmetycznych i logicznych

Wynik operacji zgodnej z arytmetyką stałoprzecinkową Z=X\*Y(-0,5 Q15 0,5 Q15), wyniesie w zapisie Q15:

**01**000000000000

Przerwania maskowalne sprzętowe są zgłaszane przez układy wewnętrzne mikrokontrolera do systemu przerwań. Przerwaniami maskowalnymi __**nie są**__:

Reset systemu, dzielenie przez zero, błedny kod rozkazu

Praca i486 w trybie rzeczywisty:

Pamięć podzielona jest na stałej długości segmenty po 64k; segmenty mogą na siebie zachodzić; fizyczna komórka pamięci może posiadać różne adresy logiczne

Rejestry selektorów procesora i486 służą do:

Wskazuje deskryptor z adresem bazowym w trybie chronionym

Przedstawiony na rys. przebiegi czasowe dotyczą

cykl __**ZAPISU**__ do pamięci dynamicznej

Procesory sygnałowe posiadają kilka cech(niespotykanych w innych procesorach), zapewniających wysoką wydajność:

Równoległe mnożenie z akumulacją, wykonywane w jednym cyklu pozwalające na realizację różnych operacji, np.:splotu

Blok rejestrów pomocniczych ARx procesora TMS32C50 służy do:

Adresowania pośredniego wewnętrznej pamięci danych

Przedstawione na rys. przebiegi czasowe dotyczą:

cyklu __**ODCZYTU**__ z pamięci statycznej SRAM

Jednostka specjalna procesora DSP TMS320C50 składa się - wskaż __**niepoprawną**__ odpowiedź:

Bloku rejestrów ogólnego przeznaczenia **AX,BX,CX,DX**

System przerwań procesora DSP posiada następujące cechy:

Nie obsługuje przerwań zanurzonych, rejestry pamiętane są na stosie 1-poziomowym

Procesor ARM7 posiada następujące cechy - wskaż poprawną odpowiedź:

Obsługuje następujące wyjątki: **IRQ,FIQ,ABORT,UNDEFINED,SWI**, które są nadrzędne wzg. programu głównego

Ścieżka danych procesora VLIM danych odpowiada za wykonanie faktycznych obliczeń. Na przykładzie procesora DSP ścieżka danych zawiera:

Moduły **L,S,M,D**

ACC, rejestr skalujący, mnożarkę równoległą oraz pamięć wbudowaną

Wektor przerwań to:

**Tablica** zawierająca **adresy źródeł przerwań** sprzętowych oraz programowych

Cykl rozkazowy procesora jest ciągiem czynności wykonywanych przez CPU w celu wykonywania jednej instrukcji przez procsor. Cykl rozkazowy procesora **CISC** na przykładzie **x86** składa się:

Faza **FETCH** - pobranie instrukcji, w której wystawiany jest **adres PC** do pamięci **(CODE)** przez bufor **MBR**

Metody **synchronizacji potoku** w procesorach **CISC** polegają na:

Wykonywaniu **wielu rozgałęzień** programu do czasu sprawdzenia warunku rozgałęzienia

Stosowania **dodatkowych szyn obejściowych** spełniających rolę bufora danych

**Grupowaniu instrukcji** i oznaczaniu ich wzajemnych relacji już na etapie kompilacji programu

Prawo Amdahl’s mówi o:

Wzrost wydajności zależy od **szybszego trybu pracy** i **ograniczony jest czasem używania** takiego trybu pracy

Sytuacja, gdy dochodzi do konfliktu w czasie dostępu do lokalizacji operandu. Dwie instrukcje zostaną wykonywane kolejno po sobie i obie odwołują się do konkretnej lokalizacji w pamięci lub rejestru operandu:

**Data hazards**

WAR( write after read) - INSTRb próbuje zapisu do lokalizacji docelowej zanim INSTRa odczyta z tej lokalizacji, INSTRa niepoprawnie odczytuje nową wartość. Hazard ten jest wynikiem :

Antidependence

Przedstawiony model pamięci dotyczy

Mikrokontrolera ARM Cortex-M4

Jednostka centralna ARM7:

**Podwójny bufor** magistrali adresowej umożliwiający schemat dostępu do pamięci **Read-Modify-Write**

System **przerwań** mikrokontrolera ATmega32:

Przerwania programowe INT0, INT1 mogą być wyzwalane zboczem __**narastającym**__, zboczem __**opadającym**__, __**poziomem 0**__ oraz __**zmianą sygnału na przeciwny**__

**Mikrokontrolery** rodziny __**AVR**__ zbudowane są w oparciu o model pamięci:

**Równoległy(Harvard)**

Obsługa timerów w mikrokontrolerach AVR. Sygnalizacja zdarzeń:

__**Timer Overflow**__(przepełnienie timera). Ustawienie tego bitu informuje, że **timer osiągnął wartość maksymalną** i zostanie wyzerowany w następnym cyklu zegarowym. Przepełnienie sygnalizowane jest przy pomocy bitu **TOVx** w rejestrze TIFR.

Instrukcja sterująca if(\~PIND & _BV(4)){…}; realizuje zadanie:

Testuj i zeruj bit 4

Procesory **CISC** charakteryzują się:

**dużą liczbą rozkazów prostych** i niewielką złożonych

Architektura __**RISC**__ cechuje się:

**Prostym** trybem **adresowania** pamięci - **uproszczone odwołania do pamięci**: tryby **load i write**.

Co to jest akumulator i jaką pełni funkcję w strukturze mikroprocesora. Daj przykład wykorzystania A w operacji arytmetycznej na przykładzie mikrokontrolera 80C51:

Akumulator wykorzystywany jest w operacjach arytmetyczno-logicznych w oparciu o zasoby CPU i pamięci wbudowanej. ADDC A, R1 - instrukcja dodaje zawartość A i zawartość R1 używając wskaźnika przeniesienia i umieszcza rezultat w A

Jednostka obliczeń zmiennoprzecinkowych to:

FPU

Mikrooperacja to:

Elementarna czynność układu sekwencyjnego, którą ten układ noże zrealizować bez potrzeby rozkładania na czynności prostsze

Procesor **i486** zbudowany jest w oparciu o model pamięci:

**Szeregowy** (Von Neumann)

Jaki będzie wynik operacji odejmowania dwóch liczb heksadecymalnych: #003Bh - 0010h?

2A(H)

Jakie podstawowe funkcje pełni rejestr flagowy?

Rejestr flagowy zawiera **flagi sterujące pracą procesora** określające **tryb pracy** oraz **efekt wykonywania operacji** przez procesor

Jakie podstawowe funkcje pełni **rejestr PC**?

W zależności od modelu procesora w rejestrze tym przechowywany jest **adres aktualnie wykonywanej lub następnej instrukcji**

Na czym polega **zasada odejmowania i dodawania** ?

Jeżeli wystąpi **przeniesienie z pozycji najbardziej znaczącej** to należy go **odrzucić**

Prezentowany algorytm dotyczy

Algorytm **mnożenia akumulacyjnego** w naturalnym **systemie dwójkowym**