Capitulo 4 Flip-Flops y dispositivos elacionados

Circuitos lógicos combinacionales

Son circuitos lógicos cuyos niveles de salida en cualquier instante son dependientes de los niveles presentes en las entradas en ese instante

Sistemas digitales

La mayoria de los______________ consisten tanto de circuitos combinacionales omo de elementos de memoria

La porcion combinacional

Acepta las señales lógicas de las entradas externas y de las salidas de los elementos de memoria

Las salidas exernas de un sistema digital

Son funciones tanto de sus entradas externas como de la información almacenada en sus elementos de memoria

El Flip Flop

Es el elemento de memoria más importante el cual está formado por un conjunto de compuertas lógicas

Retroalimentacion

Varias compuertas lógicas pueden interconectarse de cierta forma logrando almacenar información, para crear un elemento de memoria se aplica el concepto de:

Retroalimentacion

Se logra conectando las salidas de ciertas compuertas a las entradas de algunas comportas que lo forman

Q/Q

Son las designaciones más comunes que se utilizan para las salidas de un FF

Estado SET establecer

Estados de salida se denomina estado ALTO o 1, también se le conoce como:

CLEAR o RESET

Estados de salida se denomina estado BAJO o 0, también se le conoce como:

Establecer el FF

Cada vez que las entradas a un FF provocan que cambie al estado Q=1 le llamamos:

Borrar o restablecer el FF

Cada vez que las entradas a un FF provocan que cambie al estado Q=0 le llamamos:

Momentanea (Pulsos)

La mayoría de las entradas de un FF necesitan activarse son en forma______________ para provocar un cambio en el estado de salida

Latch y multivibrador biestable

Al FF se le conoce también con otros nombres incluyendo:

2 compuertas NAND o 2 compuertas NOR

El circuito de FF más básico puede crearse a partir de:

LATCH NAND

Tiene otros posibles estados en los que se pueden mantener cuando SET=RESET=1

Restablecer el latch

Ocurre cuando se aplica un pulso en la entrada RESET para que cambie a nivel BAJO mientras que SET se mantiene en ALTO

Borrar o restablecer el latch

Un pulso BAJO en la entrada RESET siempre hara que el latch termine en el estado Q=0 a esta operación se le conoce como:

Q=Q=1

Esta es una condición indeseable:

SET=RESET=0 en el latch NAND

Las transiciones simultáneas al estado 1 produciran resultados impredecibles, por esta razón es más común utilizar la condición

Latches S-R

El latch NAND y el NOR se conocen comunmente como

Borrar

A la accion de restablecer un FF o un latch también se le conoce como:

LAtch SET-CLEAR

una entrada RESET puede llamarse también CLEAR y un latch SET-RESETpuede llamarse:

Un latch NAND

Puede utilizarse para evitar que la presencia del rebote de contactos afecte la salida

ALTO

BAJO

Cuál es el estado normal de reposo para las entradas SET y RESET

Q=0

Q=1

Cuales serán los estadosde Q y Q despues de que se haya restablecido un FF

Verdadero

Verdadero o falso la entrada SET nunca puede usarse para hacer qué Q=0

Aplicar un nivel BAJO momentáneo en la entrada de SET

Que puede hacerse para asegurar que un latch NAND siempre empiece en el estado Q=1

Latch de compuerta NOR

Pueden usarse 2 compuertas NOR acopladas en forma transversal para formar lo que se conoce como

El latch de compuerta NOR

Opera exactamente de la misma forma que el latch NANDD solo que las entradas SET y RESET son activadas en ALTO en ve de activas en BAJO

Interrupción el haz

Se utiliza la característica de memoria de lunas para convertir una ocurrencia momentánea en una salida constante

S=R=1 para latch NAND

S=R=0 para latch NOR

Cuando se aplica energía a un circuito no es posible predecir el estado inicial de la salida de un FF si sus entradas SET y RESET se encuentran en su estado inactivo por ejemplo

BAJO y ALTO

Cuál es el estado normal de las entradas en reposo del latch NOR y el estado activo

Q=1

Q=0

Cuando un latch se establece cuales son los estados de Q y Q

Hacer que RESET=1

Cuál es la única manera que la salida Q de un latch NOR cambie de 1 a 0

Pulsos

La señal regresará a su estado inactivo mientras que el efecto de la señora que se activó recientemente permanece en el sistema a estas señales se les conoce cómo

Pulso positivo

Un pulso que realiza su función adecuada cuando cambia ALTO se le conoce como

Pulso negativo

Un pulso que realiza su función adecuada cuando cambia BAJO se le conoce como

Tiempo de subida y tiempo de bajada

En los circuitos reales con una forma de onda de pulso le toma tiempo cambiar de un nivel a otro a estos tiempos de transición se les conoce cómo

Tiempo de subida Tr

Tiempo de bajada Tf

Se les define como el tiempo que tarda el montaje en cambiar entre el 10 y el 90% voltaje del nivel alto

La duracion ancho del pulso Tw

Se define como el tiempo entre los puntos cuando los flancos de subida y de bajada se encuentran al 50 % del nivel de voltaje alto

RD lectura

Cuando un microcontrolador desea acceder a los datos en su memoria externa activa una terminal de salida activa en bajo conocida como

Asíncrona o síncrona

Los sistemas digitales pueden operar en forma

sistema asincrono

Es por lo general más difícil de diseñar un sistema síncrono

Sincronos

En estos sistemas los tiempos exactos en los que cualquier entrada puede cambiar de estados sedeterminan con base en una señal que se conoce comúnmente como reloj

Señal de reloj

Es un tren de pulsos rectangulares con una onda cuadrada, se distribuyen en todas las partes del sistema

El reloj hace una transición

Las salidas del sistema pueden cambiar de estado solo cuando

PGT transición de pendiente positiva

Cuando el reloj cambia de un 0 a un 1 se le llama

NGT transición de pendiente negativa

Cuando el reloj cambia de un 1 a un 0 se le llama

FF sincronizados por reloj

La acción de sincronización de las señales de reloj se logra a través del uso de

La salida del FF cambiará a un estado determinado por los niveles presentes en sus entradas de control_____________ justo antes de la transición_________________

Sincronas

Activa del reloj

La velocidad de la que opera un sistema digital sincrono depende de

La frecuencia con la que ocurren los ciclos del reloj

Un ciclo de reloj

Se mide desde una PGT hasta la siguiente PGT o desde una NGT hasta la siguiente NGT

Al tiempo que se requiere para completar un ciclo se le conoce como

Periodo (T)

Por lo general se hace referencia a la velocidad de un sistema digital con base en el número de ciclos de reloj que ocurren en 1 segundo ciclos/segundo lo cual se conoce como

Frecuencia (F) del reloj

es la unidad estandar para la frecuencia

Los Hertz

un Hertz 1 HZ es igual a

1 ciclo/segundo

En la mayoria de los FF sincronizados por reloj la entrada CLK es

disparada por flanco

Las entradas de control no tendrán efecto sobre Q si no hasta qué

Ocurra la transición activa del reloj

Las entradas de control controlan el qué

Es decir a qué estado cambiará la salida

La entrada CLK determina él

Cuándo

Puede haber algunos voltajes anormales de corto plazo presentes en la salida los que se conocen cómo

Estados metaestables

Puede confundir a los otros circuitos lógicos y provocar que el sistema responda de manera inapropiada

La metaestabilidad

Es el tiempo que va justo antes de la transición activa en la señal CLK

El tiempo de estabilización

Es el tiempo que sigue justo después de la transición activa de la señal CLK

El tiempo de retención

Para asegurar que un FF sincronizado por reloj responderá en forma apropiada cuando ocurrea la transición activa del reloj, las entradas de control deben de estar:

Estables (sin cambios)

Tiempos de estabilización de los flipflops de CI

De 5 a 50 ns

Tiempos de retención de los flipsflops de CI

De 0 a 10 ns

Cuáles son los 2 tipos de entradas que tiene un FF sincronizado por reloj

Entrada de control sincrona

De reloj cuando ocurre la transición de reloj apropiada

Qué significa el término disparado por flanco

La salida de FF puede cambiar

Verdadero o falso la entrada CLK afectará a la salida del FF solo cuando ocurra la transición activa de la entrada de control

Falso

Verdadero o falso los estados metaestables son el mayor beneficio de usar flip-flops sincronizados por reloj

falso

Qué hace que un Flip flop exhiba un estado metaestable

Alterar las restricciones del tiempo de estabilización o de retención

Responde al flanco positivo de un pulso de reloj

Flip flop S-R sincronizado

Las entradas S-R son entradas de

Control sincronas

Es la entrada de disparo la cual hace que el FF cambie de estado de acuerdo con el nivel de las entradas cuando ocurre la transición activa en reloj

La entrada CLK

esta condición no produce una salida ambigua

J=K=1

Es mucho más versátil que el Flip flop S-R ya que no tiene estados ambiguos

El flip flop JK

Puede hacer cualquier cosa que hace el Flip flop SR además de operar en el modo de conmutación

El Flip flop JK

Esta condición de retroalimentación es lo que proporciona al flipflop JK su operación de

Conmutacion para la condición J=K=1

Verdadero o falso un Flipflop JK puede usarse como un flipflop SR pero un flipflop SR no puede usarse como un flipflop JK

Verdadero

Tiene un Flipflop JK condiciones de entrada ambiguas

No

Qué condición de entrada en JK siempre establecerá Q cuando ocurra la transición activa en CLK

J=1

K=0

Q cambiará al mismo estado que esté presente en la entrada D cuando ocurra una PGT en CLK

La operación del Flipflop D

Se almacenará en el Flipflop en el instante en que ocurra la PGT

El nivel presente en D

Verdadero o falso la salida Q será igual al nivel de entrada D en todo momento

Falso

Utiliza un circuito detector de flancos por asegurar que la salida responda a la entrada D solo cuando ocurre la transición activa del reloj

El flipflop D disparado por flanco

La entrada común para las comportas de direcciones se llama entrada de

Habilitación y se abrevia como EN

En = 1 la salida Qse verá justo igual que D, en este modo, se dice que el latch D es

Transparente

Este no se dispara por flanco

El latch D

Las entradas S, R, J, K, y D se han designado como

Entradas de control

Son entradas predominantes y pueden usarse para ignorar todas las demás entradas y colocar al FF en un estado u otro

Las entradas asincronas

Esta condición no debe utilizarse ya que puede producir una respuesta ambigua

PRESET = CLEAR = 0

Las entradas asincronas externas activas en BAJO se etiquetan como

PRE y CLEAR

Cómo difiere la operación de una entrada asíncrona en la comparación con una entrada sincrona

Las entradas asincronas funcionan de forma independiente de la entrada CLK

Especifican los tiempos de propagación en respuesta a todas las entradas y es común que se especifiquen los valores máximos para tPLH y tPHL

Las hojas tecnicas de los fabricantes

El tiempo mínimo que se le cae permanecer en alto antes de regresar abajo se le conoce algunas veces como

Tw(H)

Los tiempos de transición de la forma de onda del reloj tiempo de subida y tiempo de bajada deben mantenerse muy cortos para

un disparo confiable